가시광센서 기능 구현을 위한 FPGA Logic 타이밍 최적화

본 논문에서는 FPGA를 활용하여 가시광센서 기능구현을 위한 logic 타이밍 최적화에 대한 방안을 제시하고자 한다. FPGA는 메모리 접근, 연산 및 센서 제어 등에 필요한 다양한 신호를 생성하고 타이밍에 맞게 연산한다. 이러한 신호 및 연산에는 연산 과정을 통한 지연, 내부 메모리 접근 등 타이밍 지연이 발생하며 이에 시간적 마진 확보가 필요하다. 이에 본 논문에서는 기능 구현을 하면서 발생한 타이밍 문제에 대한 분석과 해결 방안 등 최적화 방안에 대해 소개하고자 한다.

In this paper, we would like to suggest a plan for optimizing Logic timing for implementing visible sensor using FPGA. An FPGA generates various signals required for memory access, computation, and sensor control, and performs computations according to the appropriate timing. Timing delays such as delays through the calculation process and internal memory access occur in these signals and calculations. Therefore, in this paper, we would like to introduce and analyze the timing issues encountered during functionality implementation, as well as discuss optimization methods and potential solutions

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